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Title of test:
Eletrônica digital 2

Description:
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Author:
Eu
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Creation Date:
05/07/2017

Category:
Others

Number of questions: 42
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Content:
Em um ckt DEMUX DEUS DE 16 CANAIS, quando as variáveis de seleção estiverem na condição AB CD, em que A é o MSB (mais significativo), a entrada (E) estará ligada a qual saida? I 5 I 9 I 10 I 12 O 15.
Podemos construir um ckt conversor digital analógico com chave seletora digital na entrada. Neste caso, a chave seletora será formada por: Portas NAND Portas AND Portas NOR Portas OR Inversores.
Na figura 131, se a tensão de entrada for 2V, a saída binária do conversor A/D deverá ser qual binário? 11001000 01100110 01001100 00100110 11001010.
A conversão digital para analógica, do ckt da fig. 126, para uma entrada binária 0111, é de quantos volta? -4,8 -6,0 -7,2 -8,4 -9,6.
No conversor digital analógico utilizando a rede R-2R da fig.129,onde vcc=6v, quando a entrada for: A=0, B=1 , C=1 É D=0, a saída analógica Vs sera de quantos volts? 0.5 1.5 3.0 4.5 6.0.
A for. 121 mostra o bloco de uma memória RAM ESTÁTICA. Para que haja habilitação de escrita, as condições do barramento de controle sao: CL=L, OE=L e WE=H CE=L, OE=H e WE=L CE=L , OE=H e WE=H CE=H , OE=L e WE=H CE=H, OE=H e WE=L.
Assinale a opção que contém a memória em que a sua programação é feita eletricamente, podendo ser apagada através da exposição de sua pastilha semicondutora á luz ULTRAVIOLETA. EPROM EEPROM PROM RAM ROM.
No que se refere a troca de dados com outros componentes do sistema, a memória de acesso aleatório, volátil e de escrita/leitura é a: ROM RAM PROM EPROM EEPROM.
A tensão de saída no ckt da fig.126 é de quantos V? -6.0 -7.2 -8.4 -8.8 -9.6.
O código EBCDIC possui quantos bits Para cada carácter? 6 bits 7 bits 8 bits 16 bits 32 bits.
Os barramentos de uma memória sao: Dados, controle e habilitação de escrita. Dados, endereço e controle. Controle, habilitação de escrita e de leitura Endereço, Dados e habilitação de memória. Endereço, controle e programação .
Uma memória de 32k x 8 possui: 32000 posições, 262144 bits e o i linhas de dados 7 linhas de dados,15 linhas de endereço e 262144 bits 32768 POSIÇÕES, 262144 BITS E 15 LINHAS DE ENDEREÇO 8 linhas de dados, 32768 posições e 14 linhas de endereços 15linhas de Dados i linhas de endereço e 32768 posições .
Para o endereçamento de uma DRAM em duas etapas, usamos: PÉ E CE RAS E OE RAS E CE CAS E RAS DE E RAS.
Unidade de um micro responsável por transferir dados do computador para o mundo exterior: Unidade de temporizacao Unidade de memória Unidade de entrada Unidade de controle Unidade de saida.
Na fig. 129 quando A= 1,B=1,C=1 e D=0,Vá sera: 1.5v 2.5v 3.5v 4.0v 4.5v.
O conversor da fig. 131 possui uma resolução de 0.02v. Para uma tensão de entrada no pino 6 de 3v, a saída binária sera: 00111001 11001000 11000011 10010110 11110001.
A finalidade da chave seletora digital de um conversor D/A é: Fixar nível I 1 na sala Amplificador o sinal de entrada Isolar a saída da entrada Fixar nível 0 na saida Reduzir a impedância de entrada.
O número de portas E , necessárias para construir um gerador de produtos canônicos de 5 variáveis, que usa matriz de simples encadeamento, é: 60 256 508 512 1024.
O tempo decorrido entre a aplicação do endereco e a apresentação dos dados na saída,é chamado tempo de : Acesso Armazenamento Leitura Escrita Regravação .
A memória PIPELINE BURST, usada em computadores, é do tipo: RAM dinâmica PROM EPROM RAM estatica FLASH.
O conversor da fig. 127 possui R'= 8 ohms e R=5kohms. Assim,valor de Vs, quando A=C=5V, sera: 10v 1.25v 10mv 5mv 1.24mv.
Na fig. 133, a tensão de saída, quando B=C=D=9V e R=5kohms, sera: 4.1v 3.6v 2.6v 2.3v 1.5v.
No conversor da fig. 131, o valor do capacitor do pino 4 foi alterado para 100 pF. A nova frequência interna sera: 1000 khz 909 khz 109 khz 100 khz 90.9 Mhz.
Um conversor A/D similar ao da fig. 131 possui seu barramento de dados de 12 bits. A resolução para e se conversor sera: 19.6v 19.6 mv 4.8mv 2.4mv 1.2 mv.
No conversor da fig. 131, o valor binário na saída, quando vin+=4V, sera: 00000100 11001100 11000101 10000011 11110011.
Ckt combinacional dedicado, cuja finalidade é selecionar qual das saídas deve receber a informação presente em sua entrada. Memoria Demultiplex Gerador de paridade Multiplex Gerador de produtos canônicos .
No ckt da fig. A=1, B=0, C=0, D=1. com estes níveis lógicos na entrada a porta ativa em nível um é;: P3 P6 P7 P10 P11.
Função logica executada pelo MUX da fig.138 NOR OU NAND Coincidência OU Exclusivo.
Desvantagem da SRAM em relação a DRAM. Rapida Maior capacidade NÃO perde os dados na falta de energia Difícil de ser encontrada Mais cara.
O conversor da fig. 127 e compatível com TAL e possui R'8ohm e R=5kohms. Assim, o valor de Vs, para A=C=1, é: (considerar a tensão de nível 1 igual a 5v). 1.25v 10v 1.25mv 10mv 5mv.
Na fig. 127. A tensao de saida quando B=C=D=9v e R=5ohm sera: 1.5v 2.3v 2.6v 3.6v 4.1v.
No conversor da fig. 131, o conjunto RC dos pinos 4 e 19 teve os valores alterados para 8kohm e 100pF. Assim, a nova frequência interna sera: 1.1 khz 113 khz 113 Mhz 1.1 MHz 11.3 MHZ.
Qual o código de sete (7) bits, usado em pequenos sistemas de computadores, para transformar os caracteres de teclado em linguagem de computador? ASC I ASC II Coletor aberto Indefinido 8 portas.
Qual a matriz mais utilizada no processo de geração de produtos canônicos, por apresentar uma rápida resposta, com o menor número de portas QND? Matriz de duplo encadeamento Coletor aberto Coletor fechado Indefinido Fator de carregamento .
Quanto ao armazenamento, como podem ser as memórias? A e b Estáticas e dinâmica Vram Margem de ruído Queda do nível 1.
Qual o valor do bit de paridade para uma paridade limpar, que deve ser adicionado a informação 1001100, antes da transmissão? 00001010 01001100 01100110 11110000 11010101.
Qual DRAM DRAMA que possui duas entradas? DRAM ROM VRAM RAM RUM.
Quantos linhas de endereços são necessários para acessar uma memória de 4k x 2? 12 linhas de endereço 10 linhas de endereços 9 linhas de endereços 8 linhas de endereços 7 linhas de endereços .
Qual a função das entradas de seleção de um MUX?.
Quais os sinais de controle usados no endereçamento em duas etapas em uma DRAM? CAS E BRAS CAS e RAS DAS e RAS BAS e ROS BAS e BAS.
Qual a melhor maneira de ser transmitir dados a longas distâncias? .
Qual a memória em que podemos fazer o apagamento no ckt por setor?.
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